啪啪av-日本不卡三区-91精品国产一区二区三区蜜臀-日韩欧洲亚洲-偷拍福利视频-色女人av-骚婷婷-一级伦理农村妇女愉情-91爽爽-国产精品 自在自线-欧美啪啪网站-成人免费无码不卡毛片视频-久久不见久久见www免费-国产最新网址-乱视频在线观看-亚洲区一-性欧美video另类hd尤物-国产-第1页-草草影院ccyy-黄色福利网站-日韩人妻无码精品专区综合网

FPGA現(xiàn)場(chǎng)可編程門陣列的時(shí)鐘電路結(jié)構(gòu)原理

來(lái)源：FPGA現(xiàn)場(chǎng)可編程門陣列| 發(fā)布日期：2024-11-29 15:58

FPGA（現(xiàn)場(chǎng)可編程門陣列）的時(shí)鐘布局，是其設(shè)計(jì)中至關(guān)重要的一部分。時(shí)鐘信號(hào)通常用于同步邏輯電路中的各個(gè)模塊，確保它們?cè)谡_的時(shí)間進(jìn)行操作，以避免時(shí)序問(wèn)題和數(shù)據(jù)錯(cuò)位。

FPGA 的時(shí)鐘原理基本概念：

? 時(shí)鐘資源：FPGA 中包含一些全局時(shí)鐘資源。以AMD公司近年的主流FPGA為例，這些時(shí)鐘資源由CMT（時(shí)鐘管理器）產(chǎn)生，包括DCM、PLL和MMCM等。其中DCM在舊的器件中應(yīng)用，目前已被淘汰；PLL為模擬鎖相環(huán)，大家較為熟悉，可以用之進(jìn)行分頻、倍頻及作相位調(diào)節(jié)；

圖1 鎖相環(huán)(PLL)的基本電路結(jié)構(gòu)圖

MMCM在PLL的功能基礎(chǔ)之上，提供更為強(qiáng)大的高階功能：如動(dòng)態(tài)相位調(diào)節(jié)、時(shí)鐘擴(kuò)頻功能及時(shí)鐘分配動(dòng)態(tài)變化等。

? 時(shí)鐘分配與布線：FPGA 中通常有多個(gè)時(shí)鐘資源，時(shí)鐘信號(hào)需要正確分配到邏輯電路中。時(shí)鐘信號(hào)的布線質(zhì)量對(duì)設(shè)計(jì)的性能和功耗都有很大影響。

? 時(shí)鐘域交叉：當(dāng)設(shè)計(jì)中存在多個(gè)時(shí)鐘域時(shí)，需要正確處理不同時(shí)鐘域之間的數(shù)據(jù)傳輸，以防止時(shí)序違規(guī)和異步時(shí)鐘域之間的不穩(wěn)定性問(wèn)題

圖2 經(jīng)過(guò)多級(jí)寄存器的跨時(shí)鐘域數(shù)據(jù)處理方式

? 時(shí)鐘緩沖與時(shí)鐘延遲：在 FPGA 中，時(shí)鐘緩沖和時(shí)鐘延遲對(duì)時(shí)鐘信號(hào)的傳播和同步至關(guān)重要。需要注意時(shí)鐘緩沖的插入和時(shí)鐘延遲對(duì)設(shè)計(jì)的影響。在需要進(jìn)行跨時(shí)鐘域數(shù)據(jù)傳輸時(shí)，可能需要使用時(shí)鐘域轉(zhuǎn)換器來(lái)實(shí)現(xiàn)時(shí)鐘域之間的數(shù)據(jù)同步。時(shí)鐘域轉(zhuǎn)換器通常包括異步 FIFO 緩沖器、雙口 RAM等。

? 時(shí)序約束：通過(guò)時(shí)序約束來(lái)告訴綜合工具和布局布線工具時(shí)鐘的頻率和時(shí)序要求，以確保時(shí)序要求得到滿足。尤其對(duì)于每個(gè)時(shí)鐘域，都需要明確指定相應(yīng)的時(shí)序約束，包括時(shí)鐘頻率、時(shí)鐘起始相位、時(shí)鐘傳播延遲等，以確保時(shí)序要求得到滿足。通常包括：

◆時(shí)鐘頻率約束：指定電路中時(shí)鐘信號(hào)的最大頻率，以確保電路在給定時(shí)鐘頻率下能夠正常工作。

◆時(shí)序路徑約束：確定電路中各個(gè)信號(hào)的傳輸路徑和時(shí)序關(guān)系。時(shí)序路徑約束通常包括輸入到輸出的傳輸延遲、時(shí)鐘到達(dá)時(shí)間等信息，以確保信號(hào)在特定時(shí)鐘周期內(nèi)能夠到達(dá)目標(biāo)節(jié)點(diǎn)。

◆時(shí)鐘域約束：確定電路中使用的各個(gè)時(shí)鐘信號(hào)的邏輯域，并且定義各個(gè)時(shí)鐘域之間的時(shí)序關(guān)系。

? 時(shí)鐘偏移和抖動(dòng)：時(shí)鐘信號(hào)可能存在偏移和抖動(dòng)，這可能導(dǎo)致時(shí)序不穩(wěn)定或違反時(shí)序約束。

圖3 理想的時(shí)鐘和帶抖動(dòng)的時(shí)鐘對(duì)比圖

解決 FPGA 中的時(shí)鐘問(wèn)題需要深入理解 FPGA 架構(gòu)和時(shí)鐘原理，并結(jié)合設(shè)計(jì)工具的使用技巧和實(shí)踐經(jīng)驗(yàn)。正確的時(shí)鐘設(shè)計(jì)能夠有效提高 FPGA 設(shè)計(jì)的性能、可靠性和穩(wěn)定性。

了解以上的時(shí)鐘基本概念之后，我們可以對(duì)用戶實(shí)際設(shè)計(jì)中的時(shí)鐘使用情況作進(jìn)一步的分析：

時(shí)鐘使用情況進(jìn)一步分析

? 門控時(shí)鐘：此類時(shí)鐘出現(xiàn)的目的是為了降低芯片的功耗，因此在ASIC芯片中經(jīng)常應(yīng)用?？煞譃楦哂行?、低有效、XOR門結(jié)構(gòu)、MUX結(jié)構(gòu)控制等多種形式。

圖4 一個(gè)簡(jiǎn)單的門控時(shí)鐘原理示意圖

由圖可見(jiàn)，門控時(shí)鐘實(shí)際上是輸入到觸發(fā)器時(shí)鐘端的時(shí)鐘，來(lái)自組合邏輯；那么，問(wèn)題在于組合邏輯在布局布線之后肯定會(huì)產(chǎn)生毛刺，而如果采用這種有毛刺的信號(hào)來(lái)作為時(shí)鐘使用的話，將會(huì)出現(xiàn)功能上的錯(cuò)誤，同時(shí)還容易增加延時(shí)，引起時(shí)鐘漂移，降低可測(cè)性；我們的改進(jìn)方式是：用組合邏輯驅(qū)動(dòng)CE端口，而不去改動(dòng)clk端口；原廠的元件庫(kù)提供了一種更為方便的方式：通過(guò)引入時(shí)鐘緩沖器，既可以達(dá)到門控的效果，也避免了組合邏輯帶來(lái)的時(shí)序風(fēng)險(xiǎn)。

圖5 BUFGCE時(shí)鐘緩沖器

? 同步時(shí)鐘架構(gòu)：也可以稱為“單時(shí)鐘方式”。這種時(shí)鐘的工作方式往往出現(xiàn)在類emulator的硬件系統(tǒng)中，其主要特點(diǎn)是統(tǒng)一使用一個(gè)單時(shí)鐘(root clock)輸入，隨后再由該時(shí)鐘分出很多衍生時(shí)鐘作為各模塊的使用。

這種時(shí)鐘的結(jié)構(gòu)好處是：對(duì)于非常復(fù)雜的時(shí)鐘樹(shù)結(jié)構(gòu)，往往硬件系統(tǒng)本身能夠提供的物理時(shí)鐘源數(shù)量十分有限，且同步精度難以保證。那么采用這樣的單時(shí)鐘系統(tǒng)，不僅能夠從源頭上，保證所有時(shí)鐘的同步性，同時(shí)，不需要對(duì)大量時(shí)鐘作很多復(fù)雜的約束條件；最后，在調(diào)試過(guò)程當(dāng)中，需要對(duì)時(shí)鐘進(jìn)行停止或啟動(dòng)的操作時(shí)，顯得十分方便。

缺點(diǎn)是，在這種模式下，由于采樣率的限制及時(shí)鐘到達(dá)時(shí)間的延遲，信號(hào)保持時(shí)間(Hold time)的條件往往難以滿足；所以，整個(gè)設(shè)計(jì)的頻率不會(huì)跑得很快。

? 異步時(shí)鐘架構(gòu)：也可理解為“多時(shí)鐘模式”。這種架構(gòu)，一般在原型驗(yàn)證系統(tǒng)上用的較多，即：硬件系統(tǒng)本身提供很多路物理時(shí)鐘(通過(guò)晶振或時(shí)鐘發(fā)生芯片產(chǎn)生)；通過(guò)增加定制化的時(shí)鐘約束，用戶的設(shè)計(jì)，可以較“單時(shí)鐘方式”跑的更快一些。

這樣的好處：在硬件系統(tǒng)需要連接軟件上位機(jī)作軟硬件聯(lián)合調(diào)試時(shí)，有著較大的性能優(yōu)勢(shì)并縮短整個(gè)系統(tǒng)運(yùn)行的時(shí)間。缺點(diǎn)是由于其時(shí)鐘的不可停止性，那么在功能debug調(diào)試上存在一定的限制，比方說(shuō)看到的信號(hào)的位置不精準(zhǔn)等等。